- 20 7月, 2020 1 次提交
-
-
由 William Wang 提交于
-
- 20 11月, 2019 1 次提交
-
-
由 zhangzifei 提交于
-
- 15 11月, 2019 1 次提交
-
-
由 William Wang 提交于
-
- 08 11月, 2019 1 次提交
-
-
由 zhangzifei 提交于
-
- 31 10月, 2019 3 次提交
-
-
由 zhangzifei 提交于
-
由 zhangzifei 提交于
AddrBits from 32 to 64. bug next: sstatus is wrong 0.U while right 2.U when csrr sstatus at usertrap
-
由 zhangzifei 提交于
-
- 26 10月, 2019 5 次提交
-
-
由 zhangzifei 提交于
pass cputest(almost)/amtest/soft*/microbench-test/nanos-litexianjian, next: add more satp to enable vme
-
由 zhangzifei 提交于
bugs: cache also return rdata/valid when write which received by next read, change to master to see how to handle
-
由 zhangzifei 提交于
-
由 zhangzifei 提交于
-
由 zhangzifei 提交于
add many debug info, the likely bug is at the Cache.resp.cmd is DontCare, while Xbar need the cmd to change state
-
- 25 10月, 2019 1 次提交
-
-
由 zhangzifei 提交于
-
- 09 10月, 2019 3 次提交
- 26 9月, 2019 3 次提交
- 07 9月, 2019 1 次提交
-
-
由 Zihao Yu 提交于
-
- 01 9月, 2019 1 次提交
-
-
由 Zihao Yu 提交于
* SimpleBusUL is used for MMIO and SimpleBusUH is used for memory * should refactor SimpleBus2AXI4Converter to support SimpleBusUL and SimpleBusUH
-
- 26 2月, 2019 4 次提交