- 23 1月, 2021 8 次提交
- 22 1月, 2021 31 次提交
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由 Yinan Xu 提交于
LoadQueue: fix lq writeback uop read logic
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由 Yinan Xu 提交于
L2, L3: change SRAM width to 256 bit.
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由 Yinan Xu 提交于
dev-prefetcher: replace stream prefetch with best-offset in L2Prefetcher
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由 Yinan Xu 提交于
Give replay check an extra cycle (store s3)
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由 Allen 提交于
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由 William Wang 提交于
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由 zhanglinjuan 提交于
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由 zhanglinjuan 提交于
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由 William Wang 提交于
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由 Yinan Xu 提交于
makefile: generate memory modules and commit id when make verilog
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由 Fa_wang 提交于
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由 William Wang 提交于
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由 William Wang 提交于
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由 William Wang 提交于
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由 Fa_wang 提交于
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由 Fa_wang 提交于
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由 Yinan Xu 提交于
backend,fu,CSR: clear mstatus.MPP upon reset
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由 Yinan Xu 提交于
DecodeUnit/IFU: move RVC expander to if4
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
SRAMTemplate: support --infer-rw --repl-seq-mem
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由 jinyue110 提交于
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由 jinyue110 提交于
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由 Yinan Xu 提交于
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由 ljw 提交于
exu,div: set io.in.valid though the instruction is flushed
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由 ljw 提交于
backend,busytable: update IOs and optimize timing
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
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由 Yinan Xu 提交于
RS: timing optimizaton that rs enq listen to writeback other than busytable
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由 Yinan Xu 提交于
RS: rs timing optimaziton and rename some signal && fence's timing optimization
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由 Yinan Xu 提交于
L1plus : opt timing in valid_array read
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- 21 1月, 2021 1 次提交
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由 ZhangZifei 提交于
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