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9d1d6a34
编写于
4月 21, 2007
作者:
M
Michal Simek
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操作
浏览文件
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电子邮件补丁
差异文件
Change ML401 parameters - Xilinx BSP
上级
342cd097
变更
2
显示空白变更内容
内联
并排
Showing
2 changed file
with
13 addition
and
13 deletion
+13
-13
board/xilinx/ml401/config.mk
board/xilinx/ml401/config.mk
+1
-1
board/xilinx/ml401/xparameters.h
board/xilinx/ml401/xparameters.h
+12
-12
未找到文件。
board/xilinx/ml401/config.mk
浏览文件 @
9d1d6a34
...
@@ -25,7 +25,7 @@
...
@@ -25,7 +25,7 @@
# Version: Xilinx EDK 6.3 EDK_Gmm.12.3
# Version: Xilinx EDK 6.3 EDK_Gmm.12.3
#
#
TEXT_BASE
=
0x
12
000000
TEXT_BASE
=
0x
29
000000
PLATFORM_CPPFLAGS
+=
-mno-xl-soft-mul
PLATFORM_CPPFLAGS
+=
-mno-xl-soft-mul
PLATFORM_CPPFLAGS
+=
-mno-xl-soft-div
PLATFORM_CPPFLAGS
+=
-mno-xl-soft-div
...
...
board/xilinx/ml401/xparameters.h
浏览文件 @
9d1d6a34
...
@@ -27,41 +27,41 @@
...
@@ -27,41 +27,41 @@
*/
*/
/* System Clock Frequency */
/* System Clock Frequency */
#define XILINX_CLOCK_FREQ
66666667
#define XILINX_CLOCK_FREQ
100000000
/* Interrupt controller is intc_0 */
/* Interrupt controller is intc_0 */
#define XILINX_INTC_BASEADDR 0x
d1000fc
0
#define XILINX_INTC_BASEADDR 0x
4120000
0
#define XILINX_INTC_NUM_INTR_INPUTS
12
#define XILINX_INTC_NUM_INTR_INPUTS
4
/* Timer pheriphery is opb_timer_0 */
/* Timer pheriphery is opb_timer_0 */
#define XILINX_TIMER_BASEADDR 0x
a20
00000
#define XILINX_TIMER_BASEADDR 0x
41c
00000
#define XILINX_TIMER_IRQ 0
#define XILINX_TIMER_IRQ 0
/* Uart pheriphery is console_uart */
/* Uart pheriphery is console_uart */
#define XILINX_UART_BASEADDR 0x
a00
00000
#define XILINX_UART_BASEADDR 0x
406
00000
#define XILINX_UART_BAUDRATE 115200
#define XILINX_UART_BAUDRATE 115200
/* GPIO is opb_gpio_0*/
/* GPIO is opb_gpio_0*/
#define XILINX_GPIO_BASEADDR 0x90000000
#define XILINX_GPIO_BASEADDR 0x90000000
/* Flash Memory is opb_emc_0 */
/* Flash Memory is opb_emc_0 */
#define XILINX_FLASH_START 0x2
8
000000
#define XILINX_FLASH_START 0x2
c
000000
#define XILINX_FLASH_SIZE 0x00800000
#define XILINX_FLASH_SIZE 0x00800000
/* Main Memory is plb_ddr_0 */
/* Main Memory is plb_ddr_0 */
#define XILINX_RAM_START 0x
10
000000
#define XILINX_RAM_START 0x
28
000000
#define XILINX_RAM_SIZE 0x
10
000000
#define XILINX_RAM_SIZE 0x
04
000000
/* Sysace Controller is opb_sysace_0 */
/* Sysace Controller is opb_sysace_0 */
#define XILINX_SYSACE_BASEADDR 0x
CF0
00000
#define XILINX_SYSACE_BASEADDR 0x
418
00000
#define XILINX_SYSACE_HIGHADDR 0x
CF0001
FF
#define XILINX_SYSACE_HIGHADDR 0x
4180FF
FF
#define XILINX_SYSACE_MEM_WIDTH 16
#define XILINX_SYSACE_MEM_WIDTH 16
/* Ethernet controller is opb_ethernet_0 */
/* Ethernet controller is opb_ethernet_0 */
#define XPAR_XEMAC_NUM_INSTANCES 1
#define XPAR_XEMAC_NUM_INSTANCES 1
#define XPAR_OPB_ETHERNET_0_DEVICE_ID 0
#define XPAR_OPB_ETHERNET_0_DEVICE_ID 0
#define XPAR_OPB_ETHERNET_0_BASEADDR 0x
600
00000
#define XPAR_OPB_ETHERNET_0_BASEADDR 0x
40c
00000
#define XPAR_OPB_ETHERNET_0_HIGHADDR 0x
60003
FFF
#define XPAR_OPB_ETHERNET_0_HIGHADDR 0x
40c0f
FFF
#define XPAR_OPB_ETHERNET_0_DMA_PRESENT 1
#define XPAR_OPB_ETHERNET_0_DMA_PRESENT 1
#define XPAR_OPB_ETHERNET_0_ERR_COUNT_EXIST 1
#define XPAR_OPB_ETHERNET_0_ERR_COUNT_EXIST 1
#define XPAR_OPB_ETHERNET_0_MII_EXIST 1
#define XPAR_OPB_ETHERNET_0_MII_EXIST 1
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