Skip to content
体验新版
项目
组织
正在加载...
登录
切换导航
打开侧边栏
OpenXiangShan
XiangShan
提交
e8747464
X
XiangShan
项目概览
OpenXiangShan
/
XiangShan
7 个月 前同步成功
通知
1183
Star
3914
Fork
526
代码
文件
提交
分支
Tags
贡献者
分支图
Diff
Issue
0
列表
看板
标记
里程碑
合并请求
0
DevOps
流水线
流水线任务
计划
Wiki
0
Wiki
分析
仓库
DevOps
项目成员
Pages
X
XiangShan
项目概览
项目概览
详情
发布
仓库
仓库
文件
提交
分支
标签
贡献者
分支图
比较
Issue
0
Issue
0
列表
看板
标记
里程碑
合并请求
0
合并请求
0
Pages
DevOps
DevOps
流水线
流水线任务
计划
分析
分析
仓库分析
DevOps
Wiki
0
Wiki
成员
成员
收起侧边栏
关闭侧边栏
动态
分支图
创建新Issue
流水线任务
提交
Issue看板
前往新版Gitcode,体验更适合开发者的 AI 搜索 >>
提交
e8747464
编写于
6月 06, 2022
作者:
J
Jenius
浏览文件
操作
浏览文件
下载
电子邮件补丁
差异文件
discard iprefetch req when resource busy
上级
19d62fa1
变更
2
隐藏空白更改
内联
并排
Showing
2 changed file
with
5 addition
and
2 deletion
+5
-2
src/main/scala/xiangshan/frontend/NewFtq.scala
src/main/scala/xiangshan/frontend/NewFtq.scala
+1
-0
src/main/scala/xiangshan/frontend/icache/IPrefetch.scala
src/main/scala/xiangshan/frontend/icache/IPrefetch.scala
+4
-2
未找到文件。
src/main/scala/xiangshan/frontend/NewFtq.scala
浏览文件 @
e8747464
...
...
@@ -1014,6 +1014,7 @@ class Ftq(implicit p: Parameters) extends XSModule with HasCircularQueuePtrHelpe
}
XSError
(
isBefore
(
bpuPtr
,
prefetchPtr
)
&&
!
isFull
(
bpuPtr
,
prefetchPtr
),
"\nprefetchPtr is before bpuPtr!\n"
)
XSError
(
isBefore
(
prefetchPtr
,
ifuPtr
)
&&
!
isFull
(
ifuPtr
,
prefetchPtr
),
"\nifuPtr is before prefetchPtr!\n"
)
}
else
{
io
.
toPrefetch
.
req
<>
DontCare
...
...
src/main/scala/xiangshan/frontend/icache/IPrefetch.scala
浏览文件 @
e8747464
...
...
@@ -89,6 +89,8 @@ class IPrefetchPipe(implicit p: Parameters) extends IPrefetchModule
val
p0_valid
=
fromFtq
.
req
.
valid
val
p0_vaddr
=
addrAlign
(
fromFtq
.
req
.
bits
.
target
,
blockBytes
,
VAddrBits
)
p0_fire
:=
p0_valid
&&
p1_ready
&&
toITLB
.
fire
()
&&
!
fromITLB
.
bits
.
miss
&&
toIMeta
.
ready
&&
enableBit
//discard req when source not ready
// p0_discard := p0_valid && ((toITLB.fire() && fromITLB.bits.miss) || !toIMeta.ready || !enableBit)
toIMeta
.
valid
:=
p0_valid
toIMeta
.
bits
.
vSetIdx
(
0
)
:=
get_idx
(
p0_vaddr
)
...
...
@@ -108,7 +110,7 @@ class IPrefetchPipe(implicit p: Parameters) extends IPrefetchModule
fromITLB
.
ready
:=
true
.
B
fromFtq
.
req
.
ready
:=
(!
enableBit
||
(
enableBit
&&
p3_ready
))
&&
toIMeta
.
ready
//&& GTimer() > 500.U
fromFtq
.
req
.
ready
:=
true
.
B
//
(!enableBit || (enableBit && p3_ready)) && toIMeta.ready //&& GTimer() > 500.U
/** Prefetch Stage 1: cache probe filter */
val
p1_valid
=
generatePipeControl
(
lastFire
=
p0_fire
,
thisFire
=
p1_fire
||
p1_discard
,
thisFlush
=
false
.
B
,
lastFlush
=
false
.
B
)
...
...
@@ -178,7 +180,7 @@ class IPrefetchPipe(implicit p: Parameters) extends IPrefetchModule
val
p3_hit_dir
=
VecInit
((
0
until
nPrefetchEntries
).
map
(
i
=>
prefetch_dir
(
i
).
valid
&&
prefetch_dir
(
i
).
paddr
===
p3_paddr
)).
reduce
(
_
||
_
)
p3_discard
:=
p3_hit_dir
||
p3_check_in_mshr
p3_discard
:=
p3_hit_dir
||
p3_check_in_mshr
||
(
p3_valid
&&
enableBit
&&
!
toMissUnit
.
enqReq
.
ready
)
toMissUnit
.
enqReq
.
valid
:=
p3_valid
&&
enableBit
&&
!
p3_discard
toMissUnit
.
enqReq
.
bits
.
paddr
:=
p3_paddr
...
...
编辑
预览
Markdown
is supported
0%
请重试
或
添加新附件
.
添加附件
取消
You are about to add
0
people
to the discussion. Proceed with caution.
先完成此消息的编辑!
取消
想要评论请
注册
或
登录